Marvell’s semiconductor solutions are the essential building blocks of the data infrastructure that connects our world. Across enterprise, cloud and AI, automotive, and carrier architectures, our innovative technology is enabling new possibilities.
At Marvell, you can affect the arc of individual lives, lift the trajectory of entire industries, and fuel the transformative potential of tomorrow. For those looking to make their mark on purposeful and enduring innovation, above and beyond fleeting trends, Marvell is a place to thrive, learn, and lead.
Your Team, Your Impact
Marvell Central Engineering (CE) develops Marvell most advanced High-Speed SerDes (HSS) IPs covering multiple applications, Switch, Automotive, Storage, Optics, etc. Acting as the engine to the company, Central Engineering provides the source of power to every business unit in Marvell system.
What You Can Expect
- Analyze the and extract Spec, create comprehensive test plan and coverage plan.
- Contribute to the development of UVM components, ENV, Coverage model, and Assertion protocol checkers.
- Write testcases, run simulation, regression.
- Debug and propose bug fixings.
- Merge, analyze and improve the coverage results.
- Run GLN/SDF simulation and propose ECO fixings.
- Bachelor’s degree in Computer Science, Electrical Engineering or related fields and 2-3 years of related professional experience, or Master’s degree and/or PhD in Computer Science, Electrical Engineering or related fields with 1-2 years of experience.
- Experience with Verilog and SystemVerilog, preferably with UVM.
- Basic proficiency with C/C++.
- Experience with scripting languages, e.g., Python or Perl.
- Working knowledge of the Linux operating system.
- English Proficiency is a plus.
With competitive compensation and great benefits, you will enjoy our workstyle within an environment of shared collaboration, transparency, and inclusivity. We’re dedicated to giving our people the tools and resources they need to succeed in doing work that matters, and to grow and develop with us. For additional information on what it’s like to work at Marvell, visit our Careers page.
All qualified applicants will receive consideration for employment without regard to race, color, religion, sex, national origin, sexual orientation, gender identity, disability or protected veteran status.
Trường Đại học Việt Đức (Vietnamese–German University – VGU) là trường đại học công lập được thành lập ngày 1 tháng 9 năm 2008 theo Quyết định số 1196/QĐ-TTg của Thủ tướng Chính phủ. Trường được thành lập trên cơ sở thỏa thuận giữa Chính phủ Việt Nam và Chính phủ Đức. Hiện tại, tất cả các chương trình ở Đại học Việt Đức (VGU) đều do hầu hết giáo sư từ các trường đối tác Đức giảng dạy và sinh viên sẽ nhận được văn bằng chính thức từ các trường đối tác Đức. Những chương trình hiện tại được chọn từ các ngành kỹ thuật mũi nhọn của Đức và được giảng hoàn toàn bằng tiếng Anh. Trong quá trình học, sinh viên sẽ được học môn tiếng Đức. Đối với một số ngành, những sinh viên đạt kết quả học tập xuất sắc có thể được chọn để học một thời gian ngắn tại Đức với mức học phí không đổi, hoặc được đài thọ làm thực tập ở Đức hoặc trong các công ty Đức ở Việt Nam.
Chính sách bảo hiểm
- Được hưởng bảo hiểm sức khỏe.
- Được hưởng bảo hiểm xã hội.
Các hoạt động ngoại khóa
- Du lịch
- Team building
Lịch sử thành lập
- 2012: Beginning of Architecture Design Competition for new campus
- 2011: VGU opens interim campus in Dinh Duong
- 2010: Opening of the "Vietnamese-German Transport Research Centre" (VGTRC)
- 2009: VGU offers three Master´s programs
- 2008: Foundation of VGU
- 2006: Initial idea of a Vietnamese-German University
Review Vietnamese-German University (VGU)
Môi trường làm việc
Đại học tham nhũng
Được nếu bạn sẵn sàng kiếm tiền